Симулятор модуля Verilog

в палитре на схеме

Описание

Блок предназначен для имитации работы ПЛИС с программным обеспечением написанным на языке Verilog.

Блок предоставляет возможность:
  • приема на вход файла программы ПЛИС на языке Verilog;
  • динамического создания входных и выходных портов согласно описанию модели Verilog;
  • создания динамической библиотеки с симулятором ПЛИС;
  • обмена данными с другими модулями.

Передаваемые и принимаемые пакеты данных могут иметь произвольный размер.

Входные порты

Число входных портов блока зависит от заданных данных в файле Verilog. После распаковки файла ".v" происходит динамическое изменение количества входных портов.

Выходные порты

Число выходных портов блока зависит от заданных данных в файле Verilog. После распаковки файла ".v" происходит динамическое изменение количества входных портов.

Свойства

Название Имя Описание По умолчанию Тип данных
Тип файла file_type Выбор режима работы согласно описанию компонента:
  • "VERILOG";
  • "DLL"
 VERILOG Перечисление
Имя файла DLL d_filename Путь до файла модели DLL (".dll");

−

 Имя файла
Имя файла Verilog v_filename Путь до файла модели Verilog (".v");

−

 Имя файла
Подключаемые директории v_includes Список директорий необходимых для работы модели Verilog (пути разделяются символом ";")

−

 Строка
Путь до g++ compile_path Путь до исполняемого файла "g++.exe" C:\SimInTech\mingw\bin\g++.exe Имя файла
Генератор частоты v_clock Имя линии, которая управляет частотой работы модели Verilog clk Строка
Количество тактов за шаг v_step_qty Устанавливает количество тактов работы модуля Verilog за один расчетный шаг 10 Вещественное
Показать внутренние линии is_internal Флаг отображения внутренних линий и регистров как выходных портов Нет Двоичное
Количество потоков v_threads Указывает желаемое количество потоков на которые будет разбита модель ПЛИС (если количество потоков меньше двух, то параметр "--threads X" при запуске Verilator не используется, а также в Makefile не включается файл с исходными кодами verilated_threads.cpp) 1 Целое

Параметры

Блок не имеет параметров.

Примеры

Демонстрационные примеры использования данного блока приведены в директории установки SimInTech: %PROGRAMM_DIR%\Demo\Обмен данными (сетевой, межпрограммный, межфайловый обмен)\Verilog\.