 |
 |
|
| в палитре | на схеме |
Блок "Симулятор модуля Verilog" предназначен для имитации работы ПЛИС с программным обеспечением написанным на языке Verilog.
Блок предоставляет возможность:
- приёма на вход файла программы ПЛИС на языке Verilog;
- динамического создавания входных и выходных портов согласно описанию модели Verilog;
- создания динамической библиотеки с симулятором ПЛИС;
- обмена данными с другими модулями.
Передаваемые и принимаемые пакеты данных могут иметь произвольный размер.
Порты
Данный блок не имеет входов до момента загрузки файла Verilog. После распаковки файла ".v" происходит динамическое изменение количества входных портов.Свойства блока
- Тип файла — выбор режима работы ("VERILOG" или "DLL") согласно описанию компонента;
- Имя файла DLL — путь до файла модели DLL (".dll");
- Имя файла Verilog — путь до файла модели Verilog (".v");
- Подключаемые директории — список директорий необходимых для работы модели Verilog (пути разделяются символом ";");
- Путь до g++ — путь до исполняемого файла "g++.exe";
- Генератор частоты — имя линии, которая управляет частотой работы модели Verilog;
- Количество тактов за шаг — устанавливает количество тактов работы модуля Verilog за один расчётный шаг;
- Показать внутренние линии — флаг отображения внутренних линий и регистров как выходных портов;
- Количество потоков — указывает желаемое количество потоков на которые будет разбита модель ПЛИС (если количество потоков меньше двух, то параметр "--threads X" при запуске Verilator не используется, а также в Makefile не включается файл с исходными кодами verilated_threads.cpp).
